La nuova corsa allo spazio spinta dall'ingresso di aziende private nel mondo dei lanciatori ha consentito una notevole riduzione dei costi dei lanci, aprendo la possibilità a qualsiasi realtà, aziendale o universitaria, di sviluppare e portare in orbita un satellite. Con questa riduzione dei costi, il settore dei micro-satelliti dal costo contenuto è in forte crescita. La componentistica dedicata al settore spaziale rimane però necessariamente costosa, dovendo garantire affidabilità e una vita utile in grado di coprire il tempo di una missione in un ambiente caratterizzato da un elevato quantitativo di radiazioni. Lo scopo di questa ricerca è sfruttare l'innovativo Instruction Set Architecture RISC-V per ideare ed implementare nuove tecniche fault-tolerant per microprocessori in grado di ottimizzare l'utilizzo di risorse per ridurre i costi di acquisto di componenti rad-hard e rad-tolerant o di permettere l'utilizzo di semplici componeti COTS in particolari scenari operativi. La ricerca si baserà su due attività, la prima delle quali prevede l'allestimento e la messa in orbita di un satellite dotato di FPGA riprogrammabile dalla terra, mentre l'altra si basa sullo studio di nuove tecniche e la successiva implementazione in micro-architetture di processori. La prima attività prevede in particolare la realizzazione e l'assemblaggio del payload di un satellite contenete un mini laboratorio in grado di raccogliere e trasmettere dati sul funzionamento del design caricato all'interno della FPGA presente a bordo. Nella seconda attività si effettuerà lo studio e l'esplorazione di nuove tecniche fault-tolerant in grado tramite approcci ibridi di ridurre il consumo di risorse a parità di robustezza o di ridurre il costo a parità di robustezza e vita utile. Questa seconda attività sarà caratterizzata da test di fault injection simulati, test di funzionamento durante irraggiamento all'interno di acceleratori di particelle e test condotti direttamente nel satellite in orbita.
Lo sviluppo di instruction set open source permette di affrontare una tematica ,nata nel secolo scorso con lo sviluppo dei primi satelliti e lanciatori dotati di elaboratori digitali, con approcci innovativi e completamente nuovi. La realizzazione di architetture fortemente dedicate e strutturalmente realizzate per risolvere un determinato problema è agevolato dai bassi costi e dalla notevole complessità raggiunta dai componenti programmabili quali FPGA. Grazie a questi dispositivi è possibile testare nuovi approcci direttamente negli ambienti di utilizzo. Con questo presupposto, la ricerca propone nuove tecniche per rendere resistente e robusta agli errori l'architettura di un processore basato su ISA RISCV. La versatilità di questo ISA permetterà di realizzare tecniche innovative basate su:
- strutture ibride, con correzione degli errori tramite ridondanza spazio-temporale;
- strutture con tecniche ibride, dove ogni modulo dell'architettura utilizza una tecnica dedicata per ridurre i consumi e le risorse;
- strutture a robustezza variabile, che utilizzano tecniche con differenti gradi di robustezza dove possibile in sicurezza;
- tecniche hardware-software, dove alcune funzioni offerte dall'hardware permettono al software di controllare costantemente lo stato del dispositivo;
Le potenzialità di un avanzamento dello stato dell'arte sono molteplici, aprendo la strada dell'uso di componentistica non specifica per i settori Safety Critical e fault tolerant opportunamente configurati per resistere in ambienti estremi. Questo è possibile grazie alla notevole potenza e versatilità dei componenti COTS moderni. Sacrificando le prestazioni e utilizzando in modo appropriato le notevoli risorse, è possibile raggiungere buone prestazioni ed affidabilità con costi inferiori di due ordini di grandezza.