Lo sviluppo della ricerca nelle neuroscienze ha generato un crescente interesse nei sistemi di "neural recording" in grado di monitorare l'attività di grandi gruppi di neuroni. I circuiti integrati progettati per interfacciare array di microelettrodi impiantati nel cervello e per elaborare segnali neurali sono componenti chiave per trattare disturbi neurologici, come l'epilessia e il morbo di Parkinson, e per accelerare la ricerca nel campo delle interfacce cervello-macchina. Il tipico microsistema neurale è composto da un array di microelettrodi impiantato nel tessuto cerebrale, collegato a un amplificatore front-end, che è il primo stadio della catena di elaborazione. Questo è seguito da un ulteriore stadio di filtraggio/amplificazione che pilota un convertitore analogico-digitale (ADC). Questa catena di elaborazione singola viene replicata molte volte per creare una serie di diversi microsistemi neurali che consentono di monitorare simultaneamente diversi neuroni. Le principali specifiche da considerare nella progettazione di circuiti per il le applicazioni di registrazione neurale sono: alto guadagno differenziale, alto rapporto di reiezione di modo comune (CMRR) e rapporto di reiezione dell'alimentazione (PSRR), basso rumore di ingresso (IRN), basso consumo energetico e ingombro ridotto. Nel presente progetto di ricerca ci si vuole concentrare sui blocchi più critici della catena di elaborazione ovvero l'amplificatore front-end e il secondo stadio di filtraggio/amplificazione. Si proporranno topologie circuitali e metodologie di progetto innovative che sfrutteranno le caratteristiche delle recenti tecnologie CMOS a canale ultra-corto per progettare circuiti integrati con prestazioni adeguate ai requisiti imposti dall'applicazione e contemporaneamente in grado di operare a bassa tensione di alimentazione, a bassissimo consumo di potenza e con una limitata occupazione di area di silicio.
L'ambito generale dell'attività di ricerca proposta è quello delle applicazioni analogiche a basso consumo e bassissima tensione di alimentazione, ed in particolare i circuiti di condizionamento del segnale per sistemi impiantabili di neural recording, per i quali l'esigenza di basso consumo è dovuta sia alla necessità di usare fonti di alimentazione di tipo energy harvesting, sia all'esigenza di limitare il riscaldamento dei tessuti cerebrali in cui il chip è impiantato. La specifica applicazione fissa i requisiti per i circuiti (guadagni, andamento in frequenza, rumore, sensibilità ai disturbi), oltre ad imporre vincoli legati all'integrazione sullo stesso chip di diversi canali (crosstalk, minimo consumo di area) e di parte dell'elaborazione digitale (che porta all¿uso di tecnologie a canale ultra corto). L'attività di ricerca si pone dunque in primo luogo l'obiettivo di migliorare lo stato dell'arte per la specifica applicazione in esame, riducendo il consumo di potenza dell'interfaccia analogica dei circuiti di neural recording e migliorandone le prestazioni in termini di rumore e reiezione dei disturbi.
Le soluzioni indagate hanno però una valenza ed un campo di applicazione molto più ampio, in quanto l'esigenza di minimizzare il consumo di potenza ed il ricorso a circuiti a bassissima tensione di alimentazione sono sempre più diffusi per applicazioni analogiche nel campo dei dispositivi portatili e delle reti di sensori.
Recentemente il presente gruppo di ricerca ha proposto in [1] una nuova topologia di amplificatore per strumentazione con caratteristiche particolarmente interessanti in termini di reiezione dei disturbi, consumo di potenza e area di silicio che può essere usato come front end in sistemi di neural recording.
Per quanto riguarda l'amplificatore front-end che deve interfacciarsi con gli elettrodi, a partire dalla ricerca già svolta, si studieranno architetture circuitali e topologie per massimizzare la reiezione dei disturbi sia di modo comune (CMRR) che sull'alimentazione (PSRR), e per eliminare l'offset in continua, tramite l'uso di opportune architetture o mediante accoppiamento AC a bassissima frequenza di taglio ma limitato ingombro su Silicio. L'uso di una bassissima tensione di alimentazione comporta la polarizzazione dei dispositivi MOS in regime di sottosoglia: da una parte verranno quindi sviluppate tecniche di body bias per la riduzione della tensione di soglia e l'ottimizzazione del punto di lavoro dei dispositivi, e dall'altra verranno studiate ed ottimizzate metodologie di progetto per i MOS in sotto soglia (basate p.es. su modelli I-V continui fra le diverse regioni di funzionamento, sul coefficiente di inversione o sul rapporto gm/ID). Si approfondirà anche la modellizzazione del rumore nel caso di funzionamento sotto soglia dei MOS, per ricavare linee guida di progetto volte a minimizzare il rumore dell'amplificatore front-end.
Per quanto riguarda invece lo stadio di filtraggio, si studieranno filtri attivi (per ovvi motivi di integrabilità) di ordine elevato (per soddisfare le specifiche dell'applicazione in oggetto in termini di soppressione dei segnali fuori banda e del rumore). Al filtro potrebbe essere richiesto di fornire anche guadagno, evitando così il ricorso ad uno stadio di guadagno aggiuntivo, e possibilmente dovrebbe essere tunabile, per potersi adattare al meglio alle diverse esigenze e ai diversi utilizzi dello stesso chip, o diversi tipi di processamento per i diversi canali analogici che vengono multiplexati: ad esempio è necessaria una banda passante da 1 Hz a 300 Hz per la lettura dei local field potentials, una banda da 250 Hz a 500 Hz per la detezione dei fast ripples dovuti a crisi epilettiche, ed una banda da 300 Hz a 5 kHz per applicazioni di elettroencefalogramma. Queste applicazioni hanno in generale anche differenti requisiti in termini di soppressione fuori banda, e quindi la tunabilità potrebbe riguardare non solo la posizione di poli e zeri, ma anche l'architettura del filtro.
Scendendo al livello circuitale, verranno studiati diversi approcci per la realizzazione dei filtri; in particolare si considereranno filtri Gm-C operanti in sotto soglia, filtri switched capacitor e biquad basate su OTA e CCII. Per quanto riguarda l'elemento attivo del filtro, si valuterà, in base alle caratteristiche dei tipici segnali neurali, la possibilità di utilizzare stadi in classe AB per limitare il consumo di potenza senza compromettere la possibilità di seguire i picchi del segnale, fornendo in uscita una corrente superiore alla corrente di polarizzazione dello stadio. Verranno quindi analizzate ed ottimizzate topologie di OTA in classe AB, ed eventualmente anche di Gm-cell e CCII.
[1] Avoli M, Centurelli F, Monsurrò P, Scotti G, Trifiletti A. Low power DDA-based instrumentation amplifier for neural recording applications in 65 nm CMOS. Int. J. Electronics and Communications. 2018: 92; 30-35.