Negli ultimi anni si è riscontrato un interesse sempre maggiore dei ricercatori in ambito nazionale ed internazionale verso lo studio delle neuroscienze applicate alla robotica. In questo ambito, l'utilizzo di sistemi di acquisizione dei segnali neurali (Neural Recording) ha suscitato grande interesse sia per lo studio e la cura di disturbi neurologici, quali ad esempio l'epilessia o il morbo di Parkinson, sia per il controllo di protesi artificiali come esoscheletri e arti robotici.
Alla base di un qualsiasi sistema neurale abbiamo un sistema di acquisizione composto da elettrodi che provvedono alla trasduzione dei segnali neurali, collegati successivamente ad una catena di condizionamento del segnale composta da diversi blocchi (implementati tramite circuiti analogici e digitali). Il primo blocco di tale catena, progettata in tecnologia CMOS a canale corto, è un amplificatore front-end che determina il rumore introdotto dal sistema, successivamente uno stadio di amplificazione e filtraggio e infine un convertitore analogico-digitale (ADC). Nei sistemi neuro-robotici tali segnali vengono successivamente classificati ed elaborati su processori/FPGA i quali, mediante algoritmi automatizzati, mirano a replicare i movimenti voluti su strutture robotiche come esoscheletri o protesi artificiali. La parte di maggior interesse di tale sistema riguarda la progettazione della catena di acquisizione dei segnali che presenta dei trade-off tra basso consumo di potenza e ridotta occupazione d'area (per consentire l'integrazione in un singolo chip CMOS di un numero elevato (>1000) di catene di condizionamento del segnale neurale) e le prestazioni delle catene di elaborazione. In questo progetto ci si propone di individuare topologie circuitali e metodologie di progetto innovative per l'mplementazione di blocchi analogici a bassa tensione di alimentazione e a bassissimo consumo di potenza al fine di soddisfare gli stringenti requisiti imposti da queste applicazioni.
Il contesto di questo progetto di ricerca è quello dei circuiti integrati "low voltage", "low power" con particolare riferimento alle catene di condizionamento dei segnali neurali per applicazioni di neural recording basate su elettrodi impiantati di tipo MEMS. Per questo tipo di dispositivi l'esigenza di una bassissima tensione di alimentazione (
Le specifiche dei blocchi analogici (guadagno, CMRR, risposta in frequenza, livello di rumore e robustezza rispetto ai disturbi e alle variazioni parametriche) sono fortemente influenzate dall'applicazione oggetto di questa ricerca che impone anche requisiti legati all'integrazione di diverse catene di elaborazione su singolo chip tra i quali citiamo il crosstalk tra i diversi canali e i vincoli stringenti di area. La necessità di integrare su chip almeno una parte del processing digitale del segnale neurale rende necessario l'utilizzo di tecnologie CMOS a canale ultra-corto per limitare l'occupazione di area della parte digitale del sistema. Date le peggiori prestazioni dei transistor MOS a canale ultra-corto in ambito analogico, questo ha come conseguenza un'ulteriore complicazione del progetto delle interfacce analogiche.
In questo progetto di ricerca ci si propone quindi l'obiettivo di individuare nuove topologie circuitali e metodologie di progetto che consentano di migliorare quanto presente nello stato dell'arte per applicazioni che richiedono il condizionamento di segnali neurali con particolare riferimento ai requisiti di bassa tensione di alimentazione, basso consumo di potenza e piccola occupazione di area, utilizzando tecnologie a canale ultra corto (CMOS a 28nm). È importante notare che le topologie e le metodologie indagate hanno valenza in un campo di applicazione più vasto, in quanto i requisiti discussi sono fondamentali anche nelle applicazioni Internet of Things (IoT) che si stanno sviluppando enormemente negli ultimi anni.
Recentemente il presente gruppo di ricerca ha proposto in [1] una nuova topologia di amplificatore per strumentazione con caratteristiche particolarmente interessanti in termini di reiezione dei disturbi, consumo di potenza e area di silicio che può essere usato come front end in sistemi di neural recording. In [2] e [3] sono stati presentati filtri attivi in tecnologia CMOS per il filtraggio del segnale neurale in applicazioni di detezione delle crisi epilettiche tramite chip impiantati. In [4] e [5], il presente gruppo di ricerca ha presentato topologie innovative di amplificatori che sono in grado di funzionare con tensione di alimentazione di 0.3V e che quindi semplificano notevolmente l'utilizzo di Energy Harvesting per l'alimentazione.
Nell'ambito amplificatori Front-end si partirà dalle topologie già sviluppate per amplificatori a 0.3V cercando di approfondire lo studio delle tecniche "body-driven" adottate e cercando di migliorare le prestazioni di rumore degli amplificatori già sviluppati ad esempio sfruttando metodologie di progetto per i MOS in sotto soglia (basate p.es. su modelli I-V continui fra le diverse regioni di funzionamento, sul coefficiente di inversione o sul rapporto gm/ID).
Passando poi allo stadio di filtraggio si partirà dal lavoro già pubblicato in [3] e ci si focalizzerà sull'approccio a resistori commutati che sembra essere molto promettente per questo tipo di applicazioni in cui è necessario implementare costanti tempo di valore elevato con piccole occupazioni di area e basso consumo di potenza.
[1] M. Avoli, F. Centurelli, P. Monsurrò, G. Scotti, A. Trifiletti, `Low power DDA-based instrumentation amplifier for neural recording applications in 65 nm CMOS,¿ Int. J. Electronics and Communications, vol. 92, pp. 30-35, 2018
[2] R. Della Sala, P. Monsurrò, G. Scotti, A. Trifiletti, `Area-efficient low-power bandpass Gm-C filter for epileptic seizure detection in 130nm CMOS,¿ ICECS 19 IEEE Int. Conf. Electronics Circuits Syst. 2019, pp. 298-301
[3] F. Centurelli, A. Fava, P. Monsurrò, G. Scotti, P. Tommasino, A. Trifiletti ` Low power switched-resistor band-pass filter for neural recording channels in 130nm CMOS,¿ Heliyon, vol. 6, no. 8, e04723, 2020
[4] F. Centurelli, R. Della Sala, G. Scotti, A. Trifiletti, `A 0.3 V, rail-to-rail, ultralow-power, non-tailed, body-driven, sub-threshold amplifier,¿ Applied Sciences, vol. 11, no. 6, p. 2528, Mar. 2021
[5] F. Centurelli, R. Della Sala, P. Monsurrò, G. Scotti, A. Trifiletti, `A 0.3 V rail-to-rail ultra-low-power OTA with improved bandwidth and slew rate,¿ J. Low Power Electron. Appl., vol. 11, no. 2, p. 19, Jun. 2021