Progetto di circuiti integrati CMOS a bassissima tensione di alimentazione e a bassissimo consumo di potenza per sistemi biomedicali "impiantati" con particolare riferimento all'elaborazione dei segnali neurali e alla neuro-robotica.
Componente | Categoria |
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Riccardo Della Sala | Dottorando/Assegnista/Specializzando componente non strutturato del gruppo di ricerca |
Alessandro Fava | Dottorando/Assegnista/Specializzando componente non strutturato del gruppo di ricerca |
Alessandro Trifiletti | Componenti strutturati del gruppo di ricerca |
Francesco Centurelli | Componenti strutturati del gruppo di ricerca |
Negli ultimi anni si è riscontrato un interesse sempre maggiore dei ricercatori in ambito nazionale ed internazionale verso lo studio delle neuroscienze applicate alla robotica. In questo ambito, l'utilizzo di sistemi di acquisizione dei segnali neurali (Neural Recording) ha suscitato grande interesse sia per lo studio e la cura di disturbi neurologici, quali ad esempio l'epilessia o il morbo di Parkinson, sia per il controllo di protesi artificiali come esoscheletri e arti robotici.
Alla base di un qualsiasi sistema neurale abbiamo un sistema di acquisizione composto da elettrodi che provvedono alla trasduzione dei segnali neurali, collegati successivamente ad una catena di condizionamento del segnale composta da diversi blocchi (implementati tramite circuiti analogici e digitali). Il primo blocco di tale catena, progettata in tecnologia CMOS a canale corto, è un amplificatore front-end che determina il rumore introdotto dal sistema, successivamente uno stadio di amplificazione e filtraggio e infine un convertitore analogico-digitale (ADC). Nei sistemi neuro-robotici tali segnali vengono successivamente classificati ed elaborati su processori/FPGA i quali, mediante algoritmi automatizzati, mirano a replicare i movimenti voluti su strutture robotiche come esoscheletri o protesi artificiali. La parte di maggior interesse di tale sistema riguarda la progettazione della catena di acquisizione dei segnali che presenta dei trade-off tra basso consumo di potenza e ridotta occupazione d'area (per consentire l'integrazione in un singolo chip CMOS di un numero elevato (>1000) di catene di condizionamento del segnale neurale) e le prestazioni delle catene di elaborazione. In questo progetto ci si propone di individuare topologie circuitali e metodologie di progetto innovative per l'mplementazione di blocchi analogici a bassa tensione di alimentazione e a bassissimo consumo di potenza al fine di soddisfare gli stringenti requisiti imposti da queste applicazioni.